반도체 업계에서는 오랫동안 “전류가 많을수록 성능이 좋다”는 생각이 지배적이었다. 실제로 트랜지스터의 구동 전류(Idsat)가 증가하면 스위칭 속도가 빨라지고, 이는 곧 성능 향상으로 이어진다.
하지만 GAA(Gate-All-Around) 시대에 들어오면서 상황은 조금 달라지고 있다.
대표적인 사례가 Intel의 나노시트(Nanosheet) 구조이다. 초기 GAA 구조에서는 4개의 나노시트를 사용하는 방안이 검토되었지만, 이후 3개의 나노시트 구조로 최적화되었다고 알려져 있다.
왜 전류를 더 많이 낼 수 있는 4-sheet 구조 대신 3-sheet 구조를 선택했을까?
답은 의외로 간단하다.
전류만 증가하는 것이 아니라 캐패시턴스(Capacitance)도 함께 증가하기 때문이다.
DC 성능과 AC 성능은 다르다
트랜지스터를 평가할 때 흔히 IDSAT을 본다.
나노시트 개수를 늘리면 채널 폭(Weff)이 증가하므로 IDSAT은 증가한다.
즉,
3-sheet → 4-sheet
Ion 증가
gm 증가
DC 특성 개선Show more lines
이 된다.
그래서 단순히 전류만 측정하면 4-sheet 구조가 더 좋아 보인다.
그러나 실제 프로세서는 DC로 동작하지 않는다.
CPU와 GPU는 수십억 개의 트랜지스터가 매우 빠르게 충방전을 반복하는 AC 시스템이다.
여기서 중요한 것은Delay≈ICV
이다.
문제는 C도 같이 증가한다
나노시트를 하나 더 추가하면
전류(I)는 증가한다.
하지만 동시에
- Gate capacitance
- Fringe capacitance
- Junction capacitance
도 증가한다.
즉,
Ion ↑
Capacitance ↑Show more lines
가 동시에 발생한다.
결국 전류 증가 효과의 상당 부분이 캐패시턴스 증가로 상쇄된다.
성능보다 전력이 더 문제
최근 노드에서는 성능보다 전력이 더 중요한 경우가 많다.
동적 전력은P∝CV2f
로 표현된다.
나노시트 수를 늘리면 C가 증가한다.
따라서 전류 증가에 따른 성능 이득보다 전력 증가가 더 커질 수 있다.
특히 AI 서버와 데이터센터에서는 이러한 전력 증가가 치명적이다.
DTCO 시대의 사고방식
과거에는
“전류를 최대한 높여라”
가 목표였다.
그러나 GAA와 CFET 시대에는
“전류 증가 대비 캐패시턴스 증가를 최소화하라”
가 더 중요한 목표가 되고 있다.
즉, 최고의 트랜지스터란 가장 큰 전류를 내는 구조가 아니라
가장 높은CapacitanceIon
를 달성하는 구조이다.
결론
Intel이 나노시트 개수를 줄인 배경에는 단순한 면적이나 공정 복잡성만이 아니라 AC 성능 최적화에 대한 고민이 있었을 가능성이 높다.
나노시트를 많이 쌓으면 DC 성능은 좋아질 수 있다. 하지만 실제 제품에서는 캐패시턴스 증가와 전력 소모 증가가 동시에 발생한다. 결국 중요한 것은 트랜지스터 자체의 전류가 아니라 시스템 차원에서의 속도와 에너지 효율이다.
반도체 산업은 오랫동안 “More Current is Better”라는 원칙을 추구해 왔다. 하지만 GAA 시대에는 새로운 기준이 등장하고 있다.
“More Current is Only Better if Capacitance Does Not Grow Faster.”
어쩌면 이것이 GAA 이후 시대의 가장 중요한 설계 철학 중 하나인지도 모른다.